對(duì)于設(shè)計(jì)開發(fā)整機(jī)電子產(chǎn)品的工程師來說，新產(chǎn)品的開發(fā)總是從系統(tǒng)設(shè)計(jì)入手。系統(tǒng)設(shè)計(jì)的主體工作是將設(shè)計(jì)任務(wù)要求轉(zhuǎn)換成明確的、可實(shí)現(xiàn)的功能和技術(shù)指標(biāo)要求，確定可行的技術(shù)方案，在系統(tǒng)一級(jí)描述系統(tǒng)的功能和技術(shù)指標(biāo)要求。一般通過系統(tǒng)功能的模塊劃分來落實(shí)系統(tǒng)功能和技術(shù)指標(biāo)的分配，同時(shí)確定各功能模塊之間的接口關(guān)系。它運(yùn)用框圖與層次的方法自頂向下進(jìn)行設(shè)計(jì)。系統(tǒng)設(shè)計(jì)通常把系統(tǒng)功能逐步細(xì)分，然后從器件、電路和工藝等方面確定技術(shù)方案。隨著系統(tǒng)變得復(fù)雜和龐大，工程師在系統(tǒng)設(shè)計(jì)時(shí)應(yīng)該使用eda工具。多種系統(tǒng)級(jí)設(shè)計(jì)eda工具的出現(xiàn)為系統(tǒng)設(shè)計(jì)師們提供了優(yōu)越的環(huán)境和有力的保障。
自上而下的正向設(shè)計(jì)是綜合和優(yōu)化的過程，以概念和設(shè)想為驅(qū)動(dòng)，經(jīng)過反復(fù)的綜合和優(yōu)化，從而給出可行的設(shè)計(jì)方案及合適的性能指標(biāo)。借助eda工具，采用“自頂向下”的設(shè)計(jì)方法，使開發(fā)者從一開始就要考慮到產(chǎn)品生產(chǎn)周期的諸多方面,包括質(zhì)量成本、開發(fā)周期等因素。
系統(tǒng)設(shè)計(jì)與仿真包括這樣幾個(gè)步驟：第一步，從系統(tǒng)方案設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)功能劃分和結(jié)構(gòu)設(shè)計(jì)；第二步，用vhdl、verilog-hdl等硬件描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述；第三步，通過編譯器形成標(biāo)準(zhǔn)的vhdl文件，并在系統(tǒng)級(jí)驗(yàn)證系統(tǒng)功能的設(shè)計(jì)正確性；第四步，用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)絡(luò)表,這是將高層次的描述轉(zhuǎn)化為硬件電路的關(guān)鍵；第五步，將利用產(chǎn)生的網(wǎng)絡(luò)表進(jìn)行適配前的時(shí)序仿真;最后系統(tǒng)的物理實(shí)現(xiàn)級(jí)，它可以是cpld、fpga或asic。
廣義的系統(tǒng)仿真（system simulation），它是通過系統(tǒng)模型的實(shí)驗(yàn)去研究一個(gè)已經(jīng)存在的或正在設(shè)計(jì)中的系統(tǒng)的過程。是根據(jù)被研究的真實(shí)系統(tǒng)數(shù)學(xué)模型，結(jié)合所用的計(jì)算機(jī)建立仿真模型，然后，依據(jù)仿真模型在計(jì)算機(jī)上計(jì)算、分析、研究，獲得真實(shí)系統(tǒng)的定量關(guān)系，加深對(duì)真實(shí)系統(tǒng)的認(rèn)識(shí)和理解，為系統(tǒng)設(shè)計(jì)、調(diào)試或管理提供所需的信息、數(shù)據(jù)或資料。
系統(tǒng)仿真技術(shù)是在數(shù)學(xué)模型基礎(chǔ)上，利用計(jì)算機(jī)進(jìn)行實(shí)驗(yàn)研究的一種方法。是建立在系統(tǒng)科學(xué)、系統(tǒng)辨識(shí)、控制理論與計(jì)算機(jī)技術(shù)上的一門綜合性很強(qiáng)的實(shí)驗(yàn)科學(xué)技術(shù)，是分析、綜合各類系統(tǒng)的一種研究方法和有力工具。
在常用的eda軟件中matlab、system view、pspice等適合做信號(hào)級(jí)的系統(tǒng)仿真，pspice、electronic workbench、protel及各種fpga開發(fā)工具適合做電路級(jí)的系統(tǒng)仿真。
信號(hào)級(jí)系統(tǒng)仿真與電路及系統(tǒng)仿真的工作流程如圖所示。