1、半加器
1.只考慮兩個(gè)一位二進(jìn)制數(shù)的相加,而不考慮來自低位進(jìn)位數(shù)的運(yùn)算電路,稱為半加器。 如在第i位的兩個(gè)加數(shù)ai和bi相加,它除產(chǎn)生本位和數(shù)si之外,還有一個(gè)向高位的進(jìn)位數(shù) 。
輸入信號:加數(shù)ai,被加數(shù)bi 。輸出信號:本位和si,向高位的進(jìn)位ci
2.真值表
根據(jù)二進(jìn)制加法原則(逢二進(jìn)一),得以下真值表。
輸入
輸出
ai bi
si ci
0
1
1 0
1 1
0 0
1 0
1 0
0 1
3.輸出邏輯函數(shù)式為
4.邏輯電路和符號: 由一個(gè)異或門和一個(gè)與門組成。
2、全加器
1.不僅考慮兩個(gè)一位二進(jìn)制數(shù)相加,而且還考慮來自低位進(jìn)位數(shù)相加的運(yùn)算電路,稱為全加器。
如在第i位二進(jìn)制數(shù)相加時(shí),被加數(shù)、加數(shù)和來自低位的進(jìn)位數(shù)分別為ai 、bi 、ci-1 ,輸出本位和及向相鄰高位的進(jìn)位數(shù)為si、ci。因此,
輸入信號:加數(shù)ai、被加數(shù)bi 、來自低位的進(jìn)位ci-1 。輸出信號:本位和si,向高位的進(jìn)位ci
2.真值表
輸 入
輸 出
ai bi ci-1
si ci
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0
1 0
1 0
0 1
1 0
0 1
0 1
1 1
3.si和ci的卡諾圖
4.邏輯函數(shù)表達(dá)式
采用圈0的方法化簡,這時(shí)求得的反函數(shù)(與或式)為:
可求得si和ci的輸出邏輯函數(shù)表達(dá)式(與或非式)為:
5.邏輯圖和邏輯符號見下圖:
圖1全加器邏輯電路圖和邏輯符號
3、數(shù)值比較器
用于比較兩個(gè)數(shù)大小或相等的電路,稱為數(shù)值比較器。
一、1位數(shù)值比較器
1.?dāng)?shù)值比較的含義 一位二進(jìn)制數(shù)a和b進(jìn)行比較的電路。比較結(jié)果有三種情況。
(1)a>b時(shí),即a=1,b=0,這時(shí),輸出
(2)a<b時(shí),即a=0,b=1,這時(shí),輸出
(3) a=b時(shí),即a=b=0和a=b=1,這時(shí)
2.真值表:
a b
y(a>b)
y(a<b〕
y(a=b)
0
1
1 0
1 1
0
0
1
0
1
0
0
1
0
1
0
0
二、多位數(shù)值比較器
如兩個(gè)4位二進(jìn)制數(shù) a=a3a2a1a 0 和b=b3b2b 1b0 進(jìn)行比較時(shí),則需從高位到低位逐位進(jìn)行比較。只有在高位相等時(shí),才能進(jìn)行低位的比較。當(dāng)比較到某一位數(shù)值不等時(shí),其結(jié)果便為兩個(gè) 4位數(shù)的比較結(jié)果。
三、集成4位數(shù)值比較器:cc14585
圖2 cc14585引腳排列圖