時(shí)序邏輯電路由組合電路和存儲(chǔ)電路兩部分組成，通過(guò)反饋回路將兩部分連成一個(gè)整體。時(shí)序邏輯電路的一般結(jié)構(gòu)如圖1所示。
圖1
圖中，x1，…，xn為時(shí)序邏輯電路的輸入信號(hào)，又稱(chēng)為組合電路的外部輸入信號(hào)；z1，…，zm為時(shí)序邏輯電路的輸出信號(hào)，又稱(chēng)為組合電路的外部輸出信號(hào)；y1，…，ys為時(shí)序邏輯電路的“狀態(tài)”，又稱(chēng)為組合電路的內(nèi)部輸入信號(hào)；y1，…，yr為時(shí)序邏輯電路中的激勵(lì)信號(hào)，又稱(chēng)為組合電路的內(nèi)部輸出信號(hào)，它決定電路下一時(shí)刻的狀態(tài)；cp為時(shí)鐘脈沖信號(hào)，它是同步時(shí)序邏輯電路中的定時(shí)信號(hào)。
時(shí)序邏輯電路的狀態(tài)y1，…，ys是存儲(chǔ)電路對(duì)過(guò)去輸入信號(hào)記憶的結(jié)果，它隨著外部信號(hào)的作用而變化。在對(duì)電路功能進(jìn)行研究時(shí)，通常將某一時(shí)刻的狀態(tài)稱(chēng)為“現(xiàn)態(tài)”，記yn，簡(jiǎn)記為y；而把在某一現(xiàn)態(tài)下，外部信號(hào)發(fā)生變化時(shí)即將到達(dá)的新的狀態(tài)稱(chēng)為“次態(tài)”，記作yn+1。
時(shí)序邏輯電路具有如下特征：
① 電路由組合電路和存儲(chǔ)電路組成，具有對(duì)過(guò)去輸入進(jìn)行記憶的功能；
② 電路中包含反饋回路，通過(guò)反饋使電路功能與“時(shí)序”相關(guān)；
③ 電路的輸出由電路當(dāng)時(shí)的輸入和狀態(tài)(過(guò)去的輸入)共同決定。