VHDL原件聲明及例化語句

發(fā)布時間:2024-03-03
層次化設(shè)計 采用層次化設(shè)計的優(yōu)點:
在一個設(shè)計組中,各個設(shè)計者可獨立地以不同的設(shè)計文件設(shè)計不同的模塊原件。
(1)各個模塊可以被其他設(shè)計者共享,或備以后使用;
(2)層次設(shè)計可使系統(tǒng)設(shè)計模塊化,便于移植,復(fù)用;
(3)層次設(shè)計可使系統(tǒng)設(shè)計周期更短,更易于實現(xiàn)。
元件聲明 元件聲明是對所調(diào)用的較低層次的實體模塊(元件)的名稱、類屬參數(shù)、端口類型、數(shù)據(jù)類型的說明。
元件聲明語句的格式:
component<component_name>
generic(
<generic_name> : <type> : = <value>;
<other generics>…
);
port(
<port_name> : <mode> <type>;
<other ports>…
);
endcomponent;
其中component_name為所要聲明的元件的名字,generic()為元件的類屬說明部分,port()為元件的端口說明部分。
元件聲明累死實體聲明(entity),可在以下部分聲明元件:結(jié)構(gòu)體(architecture);程序包(package);塊(block)。
被聲明元件的來源:vhdl設(shè)計實體;其它設(shè)計實體;另外一種標準格式的文件。
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