一、一位加法器
1. 半加器
僅由兩數(shù)據(jù)相應位相加，不計進位的加法。若相應位為，相加后產(chǎn)生半加和和向高位進位。
真值表為：
1)異或門、與門實現(xiàn)
輸出函數(shù)式為：。
2)全部“與非”門和全部“或非”門實現(xiàn)，必須把表達式變換成“與非－與非”式。
實際上si中的項是提取公共項得到的，這可用卡諾圖來說明：
在二次結(jié)合時把格當作“1”了，然而總式中扣除該項即可。
3)全部用“或非”門實現(xiàn)，必須把表達式變換成“或非-或非”表達式?？ㄖZ圖中包圍“0”格得“或與”表達式后，由二次求反得到：
，
全部“或非”門實現(xiàn)的邏輯電路：
半加器的電路符號：
2. 全加器
能實現(xiàn)二個加數(shù)的對應位和相鄰低位的進位一起相加的加法電路。令，為二數(shù)的相應位和低位進位，為全加后的和以及向高位的進位，則有真值表：
1)電路用“與非”門實現(xiàn)(略)。
2)用二個半加器實現(xiàn)。
，
二個半加器和“或”門實現(xiàn)：
3)“與或”非門實現(xiàn)：將式子變換成“與—或—非”型式。方法：求時，把作為輸入變量；求時，把作為輸入變量得出表達式。
，
二、多位二進制加法器
多位二進制加法電路種類很多，如四位并行輸入串行進位加法電路，如圖所示：
這種加法運算的速度是比較低的，在最不利的情況下，每做一次加法運算，需要經(jīng)過4個全加器的傳輸延遲時間，才能得到穩(wěn)定可靠的運算結(jié)果。
三、中規(guī)模集成超前進位加法器
為提高運算速度，必須設(shè)法減小或消除由于進位信號逐級傳遞所消耗的時間。那么高的進位輸入信號能否在相加運算開始時就知道呢？因為第i位的進位輸入信號是兩個加數(shù)中第i-1位以下各位數(shù)據(jù)的函數(shù)，即有：
，因此，各超前進位輸出信號的產(chǎn)生，可按圖示方案實現(xiàn)：由一位全加器可知：
，
其進位信號為：。
由此可得c-1,c0,c1,c2,c3 5個進位信號的邏輯函數(shù)。
四個全加和為：，
，
74ls283芯片就是按此方法設(shè)計的一個四位超前進位加法器電路：